Multiplexor Vhdl Quartus II

Un multiplexor es un circuito combinacional con 2n líneas de entrada de datos, 1 línea de salida y n entradas de selección. Las entradas de selección indican cual de estas líneas de entrada de datos es la que proporciona el valor a la línea de salida.

También se pueden construir multiplexores con mayor número de entradas utilizando multiplexores de menos entradas, utilizando la composición de multiplexores.

En electrónica digital, es usado para el control de un flujo de información que equivale a un conmutador. En su forma más básica se compone de dos entradas de datos (A y B), una salida de datos y una entrada de control. Cuando la entrada de control se pone a 0 lógico, la señal de datos A es conectada a la salida; cuando la entrada de control se pone a 1 lógico, la señal de datos B es la que se conecta a la salida...

El multiplexor es una aplicación particular de los decodificadores, tal que existe una entrada de habilitación (EN) por cada puerta AND y al final se hace un OR entre todas las salidas de las puertas AND.

La función de un multiplexor da lugar a diversas aplicaciones:

1. Selector de entradas.
2. Serializador: Convierte datos desde el formato paralelo al formato serie.
3. Transmisión multiplexada: Utilizando las mismas líneas de conexión, se transmiten diferentes datos de distinta procedencia.
4. Realización de funciones lógicas: Utilizando inversores y conectando a 0 ó 1 las entradas según interese, se consigue diseñar funciones complejas, de un modo más compacto que con las tradicionales puertas lógicas,

Codigo VHDL


LIBRARY ieee ;
USE ieee.std_logic_1164.all ;

ENTITY mutiplexor IS
PORT ( s0,s1,ed : IN STD_LOGIC ; --se asignan las variables de entrada s0, s1 y entrada de --datos
d0,d1,d2,d3 : OUT STD_LOGIC ) ;
END mutiplexor;

ARCHITECTURE operacion OF mutiplexor IS

BEGIN
process(s0,s1,ed)
begin
-- se hacen las operaciones para escojer d0, d1, d2, o d3 solo pudiendose escojer 1, el cual la --operacion de 1
d0 <= ed AND (NOT s0 AND NOT s1);
d1 <= ed AND (s0 AND NOT s1);
d2 <= ed AND (NOT s0 AND s1);
d3 <= ed AND (s0 AND s1);
end process;
END operacion;